大判例

東京高等裁判所 昭和５６年（行ケ）２４７号 判決

（争いのない事実）

一　本件に関する特許庁における手続の経緯、本願発明の要旨及び本件審決理由の要点が原告主張のとおりであることは、当事者間に争いがない。

（本件審決を取り消すべき事由の有無について）

二　本件審決は、本願第一発明と第一引用例記載のものとの対比において一致点(5)についての認定を誤つたものであり、右誤認は本件審決の結論に影響を及ぼすものというべきであるから、この点において違法として取り消されるべきである。

すなわち、

１　前記争いのない本願発明の要旨に成立に争いのない甲第二号証（本願発明の特許公報）を総合すれば、本願発明は、二進情報を処理するため外囲体に複数の入力端子と、制御信号用の少なくとも一個の端子と、一個又は二個以上の出力端子とを設け、入力信号に対し少なくとも一つの論理機能を遂行する論理素子群と、入力信号を供給され、かつ、その出力端子を前記論理素子群の入力端子に接続した少なくとも一個の蓄積素子とを具える集積論理回路に関するものであるところ、論理回路には、論理動作（例えばアンド機能）や蓄積機能を遂行するものなど種々のものが既知であるが、これら既知の論理回路は所定の複数入力端子を有し、制御信号により制御して逐次論理動作を行わせることができるけれども、多数の入力信号に対し共通に所定論理動作を行わせる必要がある場合には、増加した入力信号の数だけ入力端子の個数を増加しなければならず、また、既知の蓄積機能論理回路は共通に蓄積処理を施すべき入力信号の数と同数の入力端子を有していたこと、ところで、集積回路の発達に伴い論理回路の端子の数を増加する場合において、集積回路の外囲体の縁部のスペースは小さく、十分な接続を行うためには縁部に設ける端子の数が制限されるため、端子の数をできる限り制限しなければならないという困難な問題が生じたこと、本願発明はこの問題を解決することを課題とし、そのため、本願発明の要旨のとおり（特許請求の範囲の記載に同じ。）の構成を採用しこれを解決したものであり、本願発明において、「論理回路は、入力端子より多い数の入力信号を論理素子群で共通に処理するため前記制御信号によつて制御するゲートを前記蓄積素子の前段に配置し、該ゲートを介して入力端子を前記蓄積素子に接続し、同一入力端子に順次到来する入力信号を論理素子群の入力端子へ該ゲートおよび蓄積素子を経て供給するとともに直接供給することにより論理素子群の入力端子において共通に利用できるように構成したことを特徴とする」ものであること（特許公報第一頁第二欄第二三行ないし第三二行）、その実施例中最も単純なものが第一図に示されているところ（第二図以下に示される実施例にあつてもその技術的思想において差異があるものといい得ない。）、その動作の概略は、第一入力端子Ｉ1及びＩ2にそれぞれ最初の入力信号ａ及びｂが供給され、制御端子Ｃｏに制御信号が供給されると、ゲート10及び20が動作して、入力信号ａ及びｂは蓄積素子Ｓ10及びＳ20に蓄積されるとともに論理素子群ＬＥの入力端子に供給されて待機し、次いで、右入力端子Ｉ1及びＩ2に入力信号ｃ及びｄが到来すると、既に制御信号の供給が断たれてゲート10及び20が閉じているので、右信号は論理素子群ＬＥの他の入力端子に直接供給され、これにより論理素子群ＬＥの入力端子には四つの入力信号ａ、ｂ、ｃ及びｄが供給されたこととなり、端子Ｃ´よりの制御信号により、あるいは端子Ｃｏよりの制御信号が断たれたことによる極性反転器（インバータ）Ｉｖを経た別の制御信号により論理素子群ＬＥは論理機能を遂行し（同公報第二頁第四欄第四行ないし第三頁第五欄第八行）、右のように、二個の入力信号によつて、四個の入力信号ａ、ｂ、ｃ及びｄを処理し、その結果を出力端子Ｏに出力するものであること、第八図に示された実施例では、蓄積素子Ｓ1を二個の交差結合したナンド（又はノア）回路Ｎ30及びＮ40で、ゲート10及び10´をナンド回路Ｎ10及びＮ´10で構成し、論理素子群ＬＥをナンド回路Ｎ50及びＮ60よりなる排他的論理和回路で構成し、論理素子群ＬＥのナンド回路Ｎ50及びＮ60には、入力信号<省略>及びｂ並びに入力信号ａ及び<省略>が供給され、ナンド回路Ｎ50及びＮ60の出力側におけるオア機能結線により、出力端子Ｏには論理和出力（ａ<省略>＋<省略>ｂ）が生ずるものであること（同公報第四頁第七欄第二一行ないし第三六行）を認めることができる。右認定の事実によると、本願発明の意図するところは、入力端子より多い数の入力信号（二進情報）を順次論理素子（「論理処理素子」に同じ。）群ＬＥ（複数の論理処理素子を含む論理処理素子群）の各入力端子に供給し、各入力信号（情報信号）の供給が完了した時点で、制御信号による制御により、あるいは制御によらないで、多数の入力信号に対し、共通に少なくとも一つの論理機能を遂行し、その結果を少なくとも一つの出力端子に出力することにあり、右にいう「多数の入力信号に対し、共通に少なくとも一つの論理機能を遂行し」とは、例えば第八図における入力信号ａ、<省略>、ｂ及び<省略>に対し、出力ａ<省略>＋<省略>ｂを生ずるような論理動作（論理処理）を行うことを意味し、したがつて、各入力信号は、論理素子群ＬＥの内部において相互に対等に扱われて論理処理されるものと認めることができる。そうであれば、本願第一発明の特許請求の範囲中「前記複数の第一入力端子の個数に比べ増大した個数の情報から並列動作で論理機能を形成する」との文言は、多数の入力信号を論理素子群において共通に（相互に対等に）扱い、所定の論理処理を行うことを意味するものと解するを相当とし、個々の入力信号に対しゲート機能を果たすものを意味するものではないといわなければならない。この点に関し、被告は、本願第一発明の「論理処理素子群」が、情報同士間である種の論理処理を行うだけのものとか、ゲート作用と相違するはるかに複雑な作用のみを行うものであるということはできない旨、また、本願第一発明の特許請求の範囲には、このようなことが明記されておらず、右特許請求の範囲中の「前記複数の第一入力端子の個数に比べ増大した個数の情報から並列動作で論理機能を形成する」との文言から右のような技術的思想を読み取ることができない旨主張する。しかし、本願第一発明の特許請求の範囲中の右文言の趣旨は、前認定説示のとおりに解すべきであつて、本願第一発明の「論理処理素子群」がゲート作用をするものではないから、被告の右主張は、採用するに由ない。なお、被告は、本願第一発明の「複数の論理処理素子を含む論理処理素子群」は、論理機能を形成するための情報信号のみを必要とするものといえない（ほかに、制御信号を必要とする。）旨主張し、右主張は、前記本願第一発明の特許請求の範囲の記載から認めることができるけれども、このことは、右判断を左右するものということができない。更に、被告は、本願発明の願書添付の図面中第八図等を除く図面に示されたものにおいては、情報同士間である種の論理処理を行うものと明記されていないこと、並びに本願発明の特許公報第一頁第一欄第二一行ないし第三二行、特に第二八行ないし三〇行の記載からみて、本願第一発明の「複数の論理処理素子を含む論理処理素子群」は情報同士間である種の論理処理を行うものだけを意味しない旨主張するところ、前掲甲第二号証によれば、本願発明の願書添付図面のうち第八図等を除く各図には、第八図等におけると異なり論理素子群ＬＥが単にブロツクで示され、その内部の回路構成を明示していないことを認めることができるが、本願発明の意図するところは、論理素子群において多数の入力信号（情報信号）に対し、少なくとも一つの論理機能を遂行し、その結果を一つの出力信号として出力するものであつて、その実施例中第一図に示されるものにおいては、論理素子群ＬＥは複数の入力信号を適宜論理処理し、その結果を出力信号として出力端子Ｏに出力するものであつて、第二図以下に示されるものもそれと差異があるものといい得ないことは、前認定のとおりであるから、第八図等以外の各図に示されるものにおいても、その論理素子群ＬＥの機能は、第八図等の論理素子群ＬＥにおけると変わらないものといわなければならない。そして、第八図等に示されたものにおいては、「複数の論理処理素子を含む論理処理素子群」は情報同士間である種の論理処理を行うものであることは被告の認めるところであるから、第八図等以外の各図における論理素子群も情報同士間である種の論理処理を行うものであるとみることができ、したがつて、本願第一発明の「複数の論理処理素子を含む論理処理素子群」は情報同士間である種の論理処理を行うものだけを意味するものということができる。また、前掲甲第二号証によれば、被告指摘の本願発明の特許公報中の記載は、既知の論理回路に関するものであつて、論理動作又は蓄積機能を奏する論理回路そのものが既知であるとしていることが認められるところ、本願第一発明の特徴は、このような論理回路そのものになく、論理回路の入力信号の個数を入力端子の個数よりも増大し得るようにしたことにあることは前認定のとおりであるから、被告挙示の右記載は、前記判断を左右するに足りない。

２　第一引用例に本件審決認定のとおりの内容の記載（第一引用例記載のものがデータ処理システムである点を除く。）のあること、第一引用例記載のものにおける「母線２」、「アンド回路４」、「八ビツト出力レジスタ３」及び「母線２から分岐された伝送線」が本願第一発明の「第一入力端子」、「ゲート素子」、「蓄積素子」及び「第二入力端子」と同等のものであること、第一引用例記載のものにおける「アンド回路５」は、第二バイト信号の制御のもとで、八ビツト出力レジスタ３からの八ビツト信号と母線２より分岐された伝送線を介して印加される八ビツト信号を同時にゲートして結びつけるものであり、かつ、アンド回路は論理処理素子の範疇に属するものであることは当事者間に争いがなく、右争いのない事実に成立に争いのない甲第四号証（第一引用例）を総合すれば、第一引用例は、一九六九年一月刊行のIBM Technical Disclosure Bulletin vol. 11 No.8所掲のCORE STORAGE ADDRESSINGと題する記事（第八九五頁）であるが、その記載内容は、複数のバイトを含むワードを処理する論理演算回路を用いるデータ処理システムにおいて、記憶単位が一ワードより小さい一バイトの記憶装置である場合、一ワードを構成する第一の一バイト情報を読み出してレジスタに一時記憶させ、次いで、第二のバイト情報を読み出して、以上二つのバイト情報を同時にデータ処理システムの他の素子へ並列に転送するようにしたもの、すなわち、第一のバイト情報が記憶装置１から読み出されて、一バイト中の八ビツトのそれぞれに対して別個の線（八個の線）を有する母線２に送られ、第一のタイミング信号によつて制御されるアンド回路４を経て、八ビツトレジスタ３に負荷（蓄積）され、次に第二のバイト（情報）が記憶装置１から読み出されて母線２に送られ、第二のバイト（タイミング）信号がゲート（アンド回路５）を制御することにより、第二のバイト情報は、第一のバイト情報とともにアンド回路５を通過して二バイト幅（一六個）の母線６に送られ、データ処理システムの他の素子に並列転送されるものであることを認めることができる。

右の事実によれば、第一引用例におけるアンド回路５は、二つのバイト情報を入力し、第二のバイト信号による制御により、これらの情報をそのままの形で二バイト幅の母線に送るのであるから、全体としてみれば、一六個の入力端子及び同数の出力端子並びに一個の制御端子をもつたものであるが、内部的には、各一個の入力端子、出力端子、制御端子をもつたアンド素子一六個からなるものであつて、各アンド素子は、単に個々のバイト情報をそのままの形で通過させるゲート機能をもつにすぎないものというべきである。

３　そこで、叙上認定説示したところに基づき、本願第一発明と第一引用例記載のものとを対比するに、本件審決は、一致点(5)において、前者の「複数の論理処理素子を含む論理処理素子群」と後者における「アンド回路５」が同等のものと認定したものであるところ、この認定は誤りというべきである。すなわち、既に述べたように、両者が複数の論理素子（論理処理素子）を含むものであることは明らかであつて、この点において共通するところがあるが、本願第一発明の論理処理素子群（論理素子群ＬＥ）と第一引用例記載のものにおけるアンド回路５とは、前認定のとおり、前者は、多数の入力信号に対し所定の論理処理をするものであり、これに対し、後者は各バイトの情報をそのままの形で通過させるものであつて、各情報に対して論理処理をするものではないから、両者は、その機能を異にするものであり、したがつて、内部構成も相違するものといわざるを得ず、これを同等ということはできない。被告は、第一引用例の回路は本願第一発明と同じ目的に使用し得るものであるから、両者はこの点において相違するところがない旨主張するが、両者の回路が相違すること前認定のとおりである以上、両者が同じということはできないこと明らかであり、したがつて、被告の右主張は採用の限りでない。

４　そうであるとすれば、本件審決は、一致点(5)についての認定を誤り、この点において本願第一発明と第一引用例記載のものとの相違点を看過し、右相違点について何らの判断を加えることなく、本願第一発明をもつて第一引用例及び第二引用例に記載されたものより当業者が容易に発明をすることができたものとの結論を導いたものであり、右相違点の判断いかんが本件審決の結論に影響を及ぼすものであることは論ずるまでもないところであるから、この点において、本件審決は違法として取消しを免れない。

（結語）

三　以上のとおりであるから本件審決の取消しを求める原告の本訴請求は、その余の点について判断をするまでもなく、理由があるものということができる。よつて、これを認容することとする。

〔編註その一〕　本願発明の要旨は左のとおりである。

１　二進情報を処理するため、情報信号に対し複数の第一入力端子を設け、前記第一入力端子の各々を前記第一入力端子の各々につき確保した少くとも一個のゲート素子の情報入力端子に接続し、前記ゲート素子の出力端子を前記複数の第一入力端子に供給された情報信号を蓄積する各蓄積素子の情報入力端子にそれぞれ接続し、前記蓄積素子の出力端子を複数の論理処理素子を含む論理処理素子群の情報入力端子にそれぞれ接続し、前記複数の第一入力端子につき複数の第二入力端子は前記ゲート素子への接続線においてそれぞれ分岐点を有し、前記分岐点を前記ゲート素子および前記蓄積素子にほぼ沿つて前記論理処理素子群の他の情報入力端子に接続し、前記ゲート素子の転送動作および前記論理処理素子の動作を制御するため少くとも一個の制御信号を使用し、前記論理処理素子群の情報入力端子の個数を情報信号に対する前記複数の第一入力端子の個数より多くして前記複数の第一入力端子の個数に比べ増大した個数の情報から並列動作で論理機能を形成するようにしたことを特徴とする集積論理回路。（以下この発明を「本願第一発明」という。）（別紙図面参照）

２　制御信号によりゲートを制御して論理回路の入力端子を種々の蓄積素子へ順次接続することにより各入力信号をゲートを介して蓄積素子へ供給し、同一入力端子に順次到来する入力信号をゲートおよび蓄積素子を介し論理素子群の入力端子で共通に利用できるよう構成したことを特徴とする１記載の集積論理回路。

〔編註その二〕　本件に関する図面は左のとおりである。

別紙図面

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